Im Fokus der Forschungs- und Entwicklungsarbeiten im Labor SystemDesign stehen die Anwendung effektiver und systematischer Methoden für den Entwurf und die Verifikation von elektronischen Schaltungen z.B. in Form von Baugruppen, Mikrocomputer, anwendungsspezifischen Schaltkreisen (ASICs) und Field programmable Gate Arrays (FPGAs).

Forschungsschwerpunkte

• Entwurf und Einsatz mikroelektronischer Komponenten und Systeme für Bildverarbeitung, Signalverarbeitung und Mikrosystemtechnik.
• Beschreibungssprachen (VHDL, SystemVerilog, SystemC, VHDL-AMS
• Simulation und Verifikation von elektronischen Systemen
• Standardzellenentwurf und FPGA-Realisierungen mit Hilfe von CAE-Entwurfswerkzeugen

Abgeschlossene Forschungsprojekte

• PLC2PAR  - Programmable Logic Controller goes Parallel
  Gefördert durch Software Offensive Bayern, Informations- und Kommunikationstechnik; 01.11.2013 – 31.01.2017 – Prof. Dr. Jürgen Bäsig

  Mit Hilfe eines evolutionären Algorithmus werden optimale Konfigurationen für eine spezielle Prozessor-Architektur generiert. Diese Architekturen müssen nach verschiedenen Gesichtspunkten verifiziert und validiert werden. Für das Forschungsprojekt wurde eine Verifikation mit der Universal Verification Methodology (UVM) durchgeführt. Die Verifikation wurde anhand von ausgewählten Pipelinestufen aufgrund von deterministischen Datensätzen und nachgebildeter Funktionen durchgeführt. Abschließend wurde das Gesamtsystem verifiziert und validiert. Herausforderungen waren die generische Implementierung von geeigneten Coverages mit einer wiederverwendbaren Testumgebung und die Generierung randomisierter Befehlsfolgen.

 Veröffentlichungen

• Kohl, Johannes; Bauer, Wolfgang; Bäsig, Jürgen; Fey, Dietmar: „Evaluating a Simulation based PLC Processor Optimization“. In: The Industrial Simulation Conferences Page (ISC) (Akzeptiert), Warschau, Polen, 2017
• Kohl, Johannes; Bauer, Wolfgang; Bäsig, Jürgen; Rübesam, Stefan; Fey, Dietmar: „Processor Error Detection Capabilities of Random Programs“. In: GI / GMM / ITG (Veranst.): Tagnungsband TuZ 2017 (Testmethoden und Zuverlässigkeit von Schaltungen und Systemen), Lübeck, Germany, Bd. 29, 2017, S. 65-68.
• Bauer, Wolfgang; Kohl, Johannes ; Bäsig, Jürgen; Rübesam, Stefan; Fey, Dietmar: “Generation of Executable Runtime Constrained Random Programs Functional Processor Verification”. In: eurosis (Veranst.): ESM 2016 (The European Simulation and Modelling Conferences), Gran Canaria, Spain, Bd. 30, 2016, S. 256-263.
• Bauer, Wolfgang ; Bäsig, Jürgen: “Verification of specific processor pipeline stages with UVM”. Vortrag: User2User, Mentor User Conference, Mentor Graphics, München, 15.10.2015.

Laborleitung

Prof. Dr.-Ing. Jürgen Bäsig

Labormitarbeiter

Dipl.-Ing. (FH) Detlef Hinz-Hemmers