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Im Fokus der Forschungs- und Entwicklungsarbeiten im Labor SystemDesign stehen die Anwendung effektiver und systematischer Methoden für den Entwurf und die Verifikation von elektronischen Schaltungen z.B. in Form von Baugruppen, Mikrocomputer, anwendungsspezifischen Schaltkreisen (ASICs) und Field programmable Gate Arrays (FPGAs).
Mit Hilfe eines evolutionären Algorithmus werden optimale Konfigurationen für eine spezielle Prozessor-Architektur generiert. Diese Architekturen müssen nach verschiedenen Gesichtspunkten verifiziert und validiert werden. Für das Forschungsprojekt wurde eine Verifikation mit der Universal Verification Methodology (UVM) durchgeführt. Die Verifikation wurde anhand von ausgewählten Pipelinestufen aufgrund von deterministischen Datensätzen und nachgebildeter Funktionen durchgeführt. Abschließend wurde das Gesamtsystem verifiziert und validiert. Herausforderungen waren die generische Implementierung von geeigneten Coverages mit einer wiederverwendbaren Testumgebung und die Generierung randomisierter Befehlsfolgen.
Prof. Dr.-Ing. Jürgen Bäsig
Dipl.-Ing. (FH) Detlef Hinz-Hemmers
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